久久综合色88_欧美激情国产日韩精品一区18_午夜精品一区二区三区在线观看 _自拍日韩亚洲一区在线

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
        ◆ 有數(shù)字電路設(shè)計和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費提供課后技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。

1) 邏輯設(shè)計理論/ Verilog/ VHDL語言

2) 數(shù)字電路驗證（verification平臺建立/功能測試

3) 設(shè)計綜合（synthesys）與掃描鏈測試(DFT)

4) 靜態(tài)時序分（STA）

5) 數(shù)字電路前端設(shè)計實戰(zhàn)（有兩個實際芯片項目）

理論學(xué)習(xí)之外，以實際項目讓學(xué)員接觸設(shè)計，為此提供完整的免費的EDA軟件安裝服務(wù)，并有實際芯片案例,導(dǎo)師指導(dǎo)全程設(shè)計。

數(shù)字設(shè)計的理論部分具體內(nèi)容如下:

一 邏輯設(shè)計理論/ Verilog/ VHDL語言
1 ) HDL 語言簡介
Verilog 語言的產(chǎn)生發(fā)展 優(yōu)勢和特點
編譯仿真的原理
Verilog/VHDL 語言各自現(xiàn)狀及應(yīng)用
2）verilog語法 （或者 VHDL語法 ）
模塊 時延的概念與應(yīng)用
運算符及優(yōu)先級
賦值的類型與適用
條件語句 循環(huán)語句
Initial always task function 說明語句及使用
行為級建模和可綜合設(shè)計
3）數(shù)字系統(tǒng)設(shè)計
數(shù)據(jù)流的設(shè)計/控制 時序設(shè)計
狀態(tài)機設(shè)計

二 verification平臺建立/功能測試
1） 驗證環(huán)節(jié)在ic設(shè)計流程中的位置，
2) RTL/網(wǎng)表/FPGA/testchip 的驗證階段
3) 驗證計劃
4)　verification 的方法學(xué)　種類和適用設(shè)計
5) 　RTL verification testbench setup 激勵文件生成　
6) 　RTL語言和高級語言的混合驗證平臺建立
7) 　數(shù)模混合設(shè)計驗證方法學(xué)

三 設(shè)計綜合（synthesys）與掃描鏈測試(DFT)
1）綜合
綜合的概念　
綜合庫與工具介紹　
綜合的過程　
約束／工作環(huán)境的設(shè)立　
反標(biāo)文件產(chǎn)生
優(yōu)化設(shè)計
2）DFT
DFT 概念
scan chain/ BSD/BIST　概念與設(shè)計方法
DFT 的測試原理/測試方法( D算法　向量產(chǎn)生與仿真)
BSD 基本單元和JTAG測試　

　
四　靜態(tài)時序分（STA）

1)靜態(tài)時序分析概念
2)數(shù)據(jù)延遲　setup /hold 的分析
3)時鐘結(jié)構(gòu) 跨時鐘／多時鐘條件　
4)端口約束／工作環(huán)境設(shè)定
5)工作條件／工藝條件　對延遲的影響
6)關(guān)鍵路徑與設(shè)計優(yōu)化　
7)報告分析　

五 實踐項目部分
項目一: RTL coding
中斷管理狀態(tài)機設(shè)計
驗證平臺設(shè)計和使用
測試向量設(shè)計
驗證工具的使用
debug 調(diào)試
項目二: 基礎(chǔ)通信協(xié)議
方案設(shè)計
RTL coding
通信算法的運用
CPU控制
FIFO設(shè)計與實現(xiàn)
驗證平臺設(shè)計和使用
測試向量設(shè)計
驗證工具的使用
debug 調(diào)試
電路綜合和DFT
靜態(tài)時序分析

1.架構(gòu)及設(shè)計流程
2.CPU核
1）指令
2）中斷和異常
3）數(shù)據(jù)緩沖和指令緩沖
4）內(nèi)部數(shù)據(jù)ram和指令RAM
3.AMBA總線
4.外設(shè)
1）SRAM
2)DRAM
3)IO
4)DMA

5.項目實戰(zhàn)
設(shè)計ARM